本文介绍了十进制计数器的五种不同设计。

十进制计数器设计方案一：用74161设计十进制计数器1.74161为十六进制计数器，设计十进制计数器时一个芯片即可满足要求。

2.新BDF档案与保存项目同上。

3.将所需的组件和引脚拖到该区域，并完成连接，如图1所示。

图1十进制计数器连接图

4.VWF文件，仿真结果如图2所示。

模拟波形图

十进制计数器设计方案二：用verilog语言实现十进制计数器程序代码。

模拟结果

十进制计数器设计方案三：异步十进制加减计数器设计1VHDl设计思路，CP为时钟输入，下降沿有效；Rd为清零控制端，低电平有效；Updown是计数模式的控制端子，当up down=“1”时递增计数，当up down=“0”时递减计数。计数前，Rd给出一个清零信号，使四个数据输入值全部为“0”。Y3、y2、y1、y0为四路数据输出端，实现异步清零。当rd="1"时，计数器递增计数，即依次从"0000"到"1011"，当updown="0"，updown="1"，rd="1"时，计数器递减计数。

编程；编排

模拟测试程序

模拟图

十进制计数器设计方案四：异步十进制加减计数器设计2VHDl设计思路，clk为时钟输入，上升沿有效；Updn是计数模式的控制端，UPDN=“1”时递增计数，UPDN=“0”时递减计数；c是进位/借位输出端；C0是最高的比特输出。在计数操作之前，位Q和位K都被设置为0。一位由时钟上升沿触发加/减1，十位由一位的进位/借位触发，从而实现十位的变化，即异步可逆计数。当up down="1"时，计数器进行加法计数，位数从"0"到"9"依次计数，位数进位，位数从"0"到"1"，计数到11时清零；同样，当up down=“0”时，计数器递减计数。

编程；编排

模拟验证程序

模拟图

十进制计数器设计方案五：用两块74LS160芯片设计十进制计数器两块芯片之间的级联；将高位芯片的进位端与下一级的up端相连。这是一个由两片74LS160组成的十进制计数器。低位连接形成一个十进制计数器，其clk端接低位进位脉冲。高位连接到十进制计数器。当输出为1010时，在下一个时钟的上升沿将数据置为0000，这样就形成了一个十进制计数器，可以分别作为秒和分计数器使用。

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